Проектирование процесса для заданной системы команд

Проектирование процесса для заданной системы команд

Введение

Микропроцессор - процессор (устройство, отвечающее за выполнение арифметических, логических операций и операций управления, записанных в машинном коде), реализованный в виде одной микросхемы или комплекта из нескольких специализированных микросхем (в отличие от реализации процессора в виде электрической схемы на элементной базе общего назначения или в виде программной модели). Первые микропроцессоры появились в 1970-х годах и применялись в электронных калькуляторах, в них использовалась двоично-десятичная арифметика 4-битных слов. Вскоре их стали встраивать и в другие устройства, например терминалы, принтеры и различную автоматику. Доступные 8-битные микропроцессоры с 16-битной адресацией позволили в середине 1970-х годов создать первые бытовые микрокомпьютеры.

Долгое время центральные процессоры создавались из отдельных микросхем малой и средней интеграции, содержащих от нескольких единиц до нескольких сотен транзисторов. Несмотря на скромное начало, непрерывное увеличение сложности микропроцессоров привело к почти полному устареванию других форм компьютеров. В настоящее время один или несколько микропроцессоров используются в качестве вычислительного элемента во всём, от мельчайших встраиваемых систем и мобильных устройств до огромных мейнфреймов и суперкомпьютеров.

В данном курсовом проекте необходимо разработать микропроцессор, способный выполнять заданные команды (IMUL r16, r/m16 (MOD = 00); FDIV ST(i), ST; JNA rel8) из базовой системы команд микропроцессора Intel 486. Так же для реализации данного проекта выданы необходимые данные для расчета оперативной памяти (V = 4ГБ; ширина выборки 16 бит), для разработки устройства управления (автомат Мура, RS-триггер), микропрограммного устройства управления (вертикальный метод организации операционной части, естественная адресация).

1. Исследовательская часть

.1 Микропроцессор i486

(также известный как i486, Intel 80486 или просто 486-ой) - 32-битный скалярный x86-совместимый микропроцессор четвёртого поколения, построенный на гибридном CISC-RISC-ядре и выпущенный фирмой Intel 10 апреля 1989 года. Этот микропроцессор является усовершенствованной версией микропроцессора 80386. Впервые он был продемонстрирован на выставке Comdex Fall, осенью 1989 года. Это был первый микропроцессор со встроенным математическим сопроцессором (FPU). Применялся преимущественно в настольных ПК, в высокопроизводительных рабочих станциях, в серверах и портативных ПК (ноутбуки и лаптопы).

Микропроцессор Intel 486 представляет собой высокопроизводительное устройство, имеющее полную 32-разрядную архитектуру, включая 32-разрядные регистры и шины. Наиболее часто команды выполняются этим микропроцессором за один цикл, что обеспечивает быстродействие, сравнимое с процессорами архитектуры RISC. Микропроцессор i486 использует один источник питания с напряжением 5 В. Типовые значения потребляемой мощности составляют 3…4 Вт в зависимости от тактовой частоты (25…50 МГц).

Микропроцессор i486 содержит на одном кристалле, кроме собственно центрального процессора, также блок обработки данных с плавающей запятой (FPU - Floating Point Unit), устройство управления, диспетчер памяти (MMU - Memory Manager Unit), блок предварительной выборки команд и данных, интерфейс магистрали, кэш-память.

Центральный процессор, в свою очередь, включает в себя арифметико-логическое устройство (АЛУ, или ALU - Arithmetical-Logical Unit), восемь 32-разрядных регистров общего назначения (РОН), многоразрядный сдвигатель (Shifter), используемый не только при отработке команд сдвига, но и при выполнении операций умножения и деления. Блок FPU имеет собственные регистры данных и управления; он работает параллельно с центральным процессором.

Устройство управления включает дешифратор команд, поступающих из блока предварительной выборки (очереди команд), и блок микропрограммного управления, содержащий ПЗУ микрокоманд. В процессе выполнения каждой команды микропроцессора его устройство управления формирует соответствующие последовательности микрокоманд, поступающие на все блоки микропроцессора.

Диспетчер памяти, состоящий из блока сегментации и блока страничной адресации, осуществляет формирование физического адреса ячейки памяти. Диспетчер обеспечивает два режима работы микропроцессора: режим реальных адресов (реальный режим) и режим защищенных виртуальных адресов (виртуальный режим). В реальном режиме i486 работает как очень быстрый процессор 8086. При этом реализуется расширенный набор команд и допускается увеличение разрядности операндов и адресов до 32. В защищенном режиме могут одновременно выполняться несколько задач (программ). Задачи при этом изолированы и защищены одна от другой.

Интерфейс магистрали реализует протоколы обмена микропроцессора с памятью, контроллерами ввода-вывода, другими активными устройствами. Обмен осуществляется с помощью 32-разрядной двунаправленной шины данных, 32-разрядной шины адреса и 32-разрядной шины управления, причем разрядность шины данных может переключаться непосредственно в ходе работы; могут использоваться один, два или все четыре байта.

1.2 Внутренняя архитектура микропроцессора Intel 486

В состав процессора i486 входят девять внутренних функциональных устройств, которые работают параллельно. Подробная внутренняя архитектура процессора приведена на Рис. 1. Сравнительно автономными внутренними устройствами процессора i486 являются:

устройство шинного интерфейса или просто шинный интерфейс;

внутренняя кэш-память;

устройство опережающей выборки (предвыборки) команд;

двухступенчатый дешифратор команд;

устройство управления;

целочисленное устройство;

устройство с плавающей точкой;

устройство сегментации;

устройство страничного преобразования адреса.

Сигналы внешней 32-битной шины процессора подаются во внутренние устройства через шинный интерфейс. На внутренней стороне шинный интерфейс и кэш-память передают адреса по 32-битной двунаправленной шине. Данные передаются из кэш-памяти в шинный интерфейс по 32-битной шине данных. Тесно связанные кэш-память и устройство предвыборки одновременно воспринимают выбранные с опережением команды из шинного интерфейса по разделенной 32-битной шине данных, которую кэш-память использует также для получения операндов. Находящиеся в кэш-памяти команды доступны устройству предвыборки, которое имеет 32-байтную очередь команд, ожидающих выполнения.

Рис. 1 - Внутренняя архитектура i486

Когда внутренние запросы данных или команд можно удовлетворить из кэш-памяти, сравнительно медленные циклы внешней шины процессора не выполняются. Шинный интерфейс привлекается, если операция требует обращения к шине процессора.

Формирование адреса производят устройства сегментации страничного преобразования. Логические адреса преобразуются устройством сегментации в линейные адреса, которые передаются в устройство страничного преобразования и кэш-память по 32-битной шине линейного адреса. Устройство страничного преобразования превращает линейные адреса в физические, которые направляются в кэш-память по 20-битной шине.

1.3 Формат данных

В своей работе процессор может оперировать разнообразными данными, которые в зависимости от режима работы и применяемых команд могут быть представлены в нескольких различных формах (форматах).

Различные форматы данных отличаются длиной (количеством бит, отводимых для числа) и назначением отдельных битов или групп битов. В современных процессорах, которые поддерживают несколько наборов команд, соответственно, поддерживается и несколько наборов различных форматов. В курсовом проекте применяются базовые форматы, которые используются стандартными командами при операциях с числами в регистрах и памяти. Формат данных представлен на рис. 2.

Рис. 2 - Форматы данных

Целые числа могут занимать байт, слово или двойное слово. Они могут быть знаковыми и беззнаковыми. В знаковых целых самый старший бит байта, слова или двойного слова, занимаемого числом, отводится для индикации знака числа. Таким образом, возможный диапазон представляемых значений для знаковых целых составляет: от -128 до +127 для байтовых величин, от -231 до 231-1 для двойных слов. Беззнаковые целые могут принимать значения: от 0 до 255 для байтовых величин, от 0 до 232-1 для двойных слов.

В FPU вещественные числа двойной точности кодируются с помощью трех полей: знак, порядок и мантисса.

Для индикации знака отводится один самый старший бит числа, 1 соответствует отрицательным числам, 0 - положительным. В следующих (более младших) битах располагается поле порядка, оно занимает 11 или бит в зависимости от формата.

Для поля порядка не предусмотрено отдельного бита знака, здесь применяется т.н. смещение порядка, оно заключается в прибавлении к реальному значению порядка некоторой константы и последующему кодированию уже этой суммы. Таким образом, все кодируемые значения положительны. С учетом применяемых в различных форматах констант (1023 для длинных вещественных) в поле порядка могут кодироваться следующие значения для порядка: от -1022 до 1023 для длинных вещественных.

Поле мантиссы занимает самые младшие биты. Для длинных вещественных самый старший бит мантиссы подразумевается равным единице для нормализованных величин и опускается. Таким образом, в форматах длинных вещественных поле мантиссы содержит только дробную часть числа.

1.4 Формат команд

При разработке системы команд процессоров 80386 и i486 пришлось решить следующие основные вопросы:

обеспечить совместимость по объектному коду с предшествующими процессорами, но вместе с этим ввести в команды 32-битные операнды и адреса;

расширить диапазон использования регистров общего назначения в адресных вычислениях, в частности, привлечь для этого регистры ЕАХ, ЕСХ и EDX, 16-битные аналоги которых АХ, СХ к DХ для адресации не применялись;

по возможности ввести новые команды, которые упрощают решение часто встречающихся программных задач, например манипуляций двоичными цепочками, двойного сдвига и др.

бщий формат команды процессора i486 приведен на Рис. 3. Команды состоят из необязательных префиксов, одного или двух байт главного кода операции, спецификатора адреса, представленного байтами mod r/m и sib, смещения в команде (displacement) и непосредственных данных. Английские аббревиатуры означают следующее: Base - база, MODe - режим, Register/Memory - регистр/память, Scale - масштаб, Index - индекс. Из всех полей команды обязательными являются только один или два байта кода операции.

Префикс - это байт со специальным кодированием, который модифицирует операцию одной находящейся за ним команды.

Рис. 3 - Общий формат команд

Во многих командах процессора байты ModR/M и SIB следуют за байтом (байтами) кода операции. Эти байты содержат следующую информацию:

.тип индексации или номер регистра, используемого в команде;

.используемый регистр или дополнительную информацию о коде операции;

.информацию о базе, индексе и масштабе.

Байт ModR/M состоит из трех информационных полей:

.поле mod содержит два наиболее значимых бита (7 и 6 биты) и в комбинации с полем r/m определяет 32 возможных типа адресации (8 регистровых и 24 индексных);

.поле reg содержит следующие за полем mod три бита (5, 4 и 3 биты) и определяет либо номер регистра, либо три дополнительных бита кода операции;

.поле r/m содержит три последних значащих бита байта ModR/M (2, 1 и 0 биты) и может определять номер регистра, в котором находится операнд, или представлять совместно с полем mod 32 возможных типа адресации.

-битные базовые и масштабируемые индексные формы адресации требуют наличия SIB байта. Определенная кодировка ModR/M байта сигнализирует о присутствии SIB байта. Байт SIB состоит из следующих полей:

.поле ss, занимающее два наиболее значимых бита (7 и 6 биты), определяет масштабный множитель;

.поле index, занимающее следующие три бита за полем ss (5, 4, и 3 биты), определяет номер индексного регистра;

.поле base, занимающее оставшиеся три бита (2, 1 и 0 биты), определяет номер базового регистра.

На рис. 4 показаны форматы ModR/M и SIB байтов.

Рис. 4 - Формат байтов ModR/M и SIB

Устройство FPU имеет пять форматов команд, представленных на Рис. 5. Во всех форматах минимальная длина команды составляет два.

Команды с форматами, показанными на Рис. 5 (а,б), выполняют обращение к памяти, поэтому поля mod (режим) и r/m (регистр/память) во втором байте, а также байт sib (масштаб, индекс, база) имеют тот же смысл, что и в командах целочисленного устройства. Эти поля определяют, как формируется эффективный адрес ЕА памяти.

Команды с форматом, показанном на Рис. 5 (б), выполняют арифметические операции и операции сравнения. Поле формата памяти MF определяет тип операнда, находящегося в памяти. Оно имеет следующее кодирование:

- вещественное число одинарной точности (32 бита),

- короткое целое двоичное число (32 бита),

- вещественное число двойной точности (64 бита), И - целое слово (16 бит) или упакованное десятичное число (80 бит).

Во всех остальных форматах поле mod содержит комбинацию 11В. В командах целочисленного устройства эта комбинация задает режим регистровой адресации, который не относится к устройству FPU. Именно такие команды целочисленное устройство «пропускает», не производя никаких действий.

Рис. 5 - Формат команды для блока FPU

1.5 Регистры общего назначения (РОНы)

Основные функциональные регистры приведены на следующем рисунке:

Рис. 6 - РОНы

Регистры общего назначения (РОН) EAX, EBX, ECX, EDX 32-разрядные, причем каждый из них может использоваться либо как единое целое, либо только своей младшей 16-разрядной частью (AX, BX, CX, DX). В свою очередь, эти 16-разрядные части допускают независимое использование своих младших (LOW) и старших (HIGH) половин, то есть фактически 8-разрядных регистров (AH и AL, BH и BL и т.д.).

.6 Программная модель устройства FPU

Основу программной модели устройства FPU, показанной на Рис. 9, образует регистровый стек из восьми 80-битных регистров данных R0 - R7, называемых также численными или арифме¬тическими регистрами. В этих регистрах хранятся числа, представленные в форме с плавающей точкой в расширенном вещественном формате (ранее этот формат назывался временным вещественным форма¬том). Такой формат является единственным внутренним форматом чисел в устройстве FPU. В любой момент времени трехбитное поле TOP в слове состояния SW определяет регистр, явля¬ющийся текущей вершиной стека и обозначаемый ST(0) или просто ST. Все команды устройства FPU рассчитаны на такую относительную адресацию и даже на языке ассемблера нельзя работать с физическими регистрами R0 - R7.

Рис. 7 - Программная модель устройства FPU

Операция загрузки или включения в стек (PUSH) осуществляет декремент поля ТОР и загружает адресуемые данные в новую вершину стека, что приводит к автоматической перенумерации регистров. В операции сохранения и извлечения из стека (POP) в получатель, например в память, передается содержимое текущей вершины стека, а затем производится инкремент поля ТОР. Таким образом, в стандартных стековых операциях поле ТОР выполняет функции традиционного указателя стека SP (Stack Pointer).

С каждым регистром стека ассоциируется двухбитный тэг (признак), совокупность которых образует слово тэгов TW (Tag Word). Тэг регистра R0 находится в младших битах этого слова, а тэг регистра R7 в старших битах. Тэг в общем виде показывает, что содержится в соответствующем регистре и помогает устройству FPU в выполнении команд.

1.7 Регистр флагов FPU

микропроцессор архитектура команда регистр

16-битное слово состояния отражает общее состояние устройства FPU (Рис. 7). В слове состояния SW младшие 6 бит отведены для регистрации особых случаев. Флажки особых случаев обозначаются так:

РЕ (Precision Error) - ошибка точности,(Underflow Error) - ошибка антипереполнения,

ОЕ (Overflow Error) - ошибка переполнения,Е (divide-by-Zero Error) - ошибка деления на нуль(Denormalized operand Error) - ошибка ненормализованного операнда,(Invalide operation Error) - ошибка недействительной операции.

Рис. 8 - Слово состояния сопроцессора (регистр флагов FPU)

При обнаружении любого из незамаскированных особых случаев устройство FPU устанавливает в состояние 1 соответствующий флажок и формирует активный выходной сигнал, сообщая об особом случае (прерывание 16). Процедура обработки особого случая считывает слово состояния для определения конкретной причины особого случая.

Бит нарушения стека SF предназначен для того, чтобы фиксировать ошибки в работе регистрового стека. Устройство FPU устанавливает его в состояние 1, если команда вызывает переполнение стека (включение в уже заполненный стек) или антипереполнение стека (извлечение из пустого стека).

Бит 8 суммарной ошибки ES (Error Summary) устанавливается в состояние 1 при возникновении любого особого случая и участвует в формировании выходного сигнала FERR#.

Биты кода условия СЗ - СО фиксируют особенности результатов команд сравнения, проверки и анализа. Биты СЗ - СО, в основном, применяются для условных переходов.

2. Разработка структуры и микропрограммы микропроцессора

.1 Выборка и дешифрация команд

В соответствии с вариантом задания, требуется произвести выборку следующих команд:

IMUL r16, r/m16 (mod = 00)

FDIV ST(i), ST

JNA rel8

. IMUL r16, r/m16

Команда IMUL производит знаковое умножение. В некоторых формах команды применяются неявные регистровые операнды. В данном случае первый операнд располагается в РОН, а второй операнд - в ячейке памяти, адрес которой хранится в РОН. Команда IMUL сбрасывает флажки OF и CF в 0 при форме r16, r/m16 тогда, когда результат точно помещается в r16. Если не перемещается, то старшая часть произведения перемещается в DX, OF и CF устанавливаются в 1. Флажки SF, ZF, AF и PF не определены. Код операции AF. Структура команды представлена на рисунке 9.

Рис. 9 - Структура команды IMUL r16, r/m16

Старшие 6 бит инициализируют код команды, бит D определяет направление передачи данных (D = 1 - из регистра/памяти в регистр). Бит W определяет размер операнда (W = 1 - полный размер).

Поле MOD в комбинации с полем r/m определяет 32 возможных типа адресации (8 регистровых и 24 индексных). При MOD = 00 (по условию) вычисляется адрес вида DS:[r/m]. Поле r/m описывает используемый регистр. Поле REG содержит адрес регистра-операнда из РОН.

. FDIV ST(i), ST

Команда деления производит деление вершины стека ST на другой операнд и возвращают частное в получатель. Флажки C0, C2, C3 не определены, C1 = 1 показывает, что произошло округление вверх или если IE и SF = 1, то C1 различает переполнение (C1=1) и антипереполнение (C1 = 0). Численные особые случаи P, U, Z, D, I, IS. Код операции DC F8+i (i - номер регистра в регистровом стеке FPU). Структура команды представлена на рисунке 10.

Рис. 10 - Структура команды FDIV ST(i), ST

Старшие 5 бит инициализируют устройство FPU. Бит R указывает на направление операции. Если R = 1, то это значит, что результат возвращается в другой (не в вершину) регистр стека. Бит P = 1 указывает на то, что данные извлекаются из стека. КОП (3,4,5,8 биты) инициализируют команду FDIV. ST(i) указывает на элемент стека, в котором содержится операнд.

Стоит отметить, что элемент стека отсчитывается от TOP.

. JNA rel8

Условный переход JNA проверяет флажки CF и ZF на равенство 1. Флажки устанавливает предыдущая команда.

Если проверяемое условие истинно, то производится переход к ячейке, задаваемой операндом. Кодирование наиболее эффективно, когда назначение перехода находится в текущем сегменте кода и в пределах от -128 до +127 байт от первого байта следующей команды.

Рис. 11 - Структура команды JNA rel8

КОП содержит код команды, а поле с относительным адресом перехода содержит число (rel8), которое будет прибавляться (вычитаться) к счетчику команд.

Команды из памяти выбираются по счетчику команд и записывается в регистр команд. В счетчике хранится адрес текущей команды. После выполнения текущей команды, значение счетчика увеличивается и выборка производится снова. В регистре команд производится дешифрация команд.

2.2 Разработка структурной схемы

На основе анализа форматов заданных команд и данных была разработана структурная схема микропроцессора, которая включает в себя следующие элементы:

. Оперативная память объемом 4ГБ. Регистр адреса ОП имеет разрядность 31 бит, а регистр информации ОП - 16 бит. Ширина выборки - 16 бит. Разрядность общей шины - 32 бита.

. Регистры общего назначения с организацией 8×16. Разрядность регистра адреса РОН - 3 бита, а регистра информации - 16 бит.

. Стековая память в FPU с организацией 8×80. Разрядность регистра адреса стековой памяти 3 бита, а регистра информации - 80 бит.

. Регистр флагов сопроцессора (РгSW) - отображает состояния флагов при выполнении команд в формате с плавающей точкой. Разрядность регистра - 16 бит.

. Счетчик команд (СчК) - хранит адрес следующей команды. Разрядность равна 31 биту.

. Регистр команд (РгК) - хранит текущую команду. Разрядность равна 16 битам.

Блок АЛУ для операций команды IMUL (блоки 26-72) содержит следующие элементы:

. Рг1_У и Рг2_У - 16 разрядные выходные регистры АЛУ, хранят множимое и множитель соответственно.

. Рг2’_У - временный шестнадцатиразрядный регистр, используется для хранения сдвинутого значения множителя в процессе умножения.

. РгА_У, РгБ_У - входные 16-разрядные регистры сумматора СМ_У.

. СМ_У - 16-разрядный сумматор, используется для сложения суммы частичных произведений с очередным отрицательным или положительным множимым в ходе алгоритма умножения.

. РгСМ_У - регистр сумматора СМ_У.

. СчТ_У - 16-разрядный счетчик итераций умножения.

. ТЗн - триггер, сохраняющий знак множителя. Введен для того, чтобы произвести нужный тип коррекции произведения после умножения (знак в Рг2_У будет утерян).

Блок АЛУ для операций команды FDIV (блоки 74-161):

. Рг1, Рг2 - восьмидесяти разрядные входные регистры АЛУ, получают делимое и делитель из стека FPU.

. РгА_АСт, РгБ_АСт, СМ_АСт, РгСМ_АСт - трехразрядный сумматор с входными регистрами и выходным регистром для вычисления смещения вершины относительно TOP (ST(i)).

. Рг1_П, Рг2_П - 15 разрядные регистры для хранения порядков операндов.

. РгА_П, РгБ_П, СМ_П, РгСМ_П - 15 разрядный сумматор для сложения (вычитания) порядков операндов.

. Сч_П - 15 разрядный счетчик, хранит вычисленное значение порядков, служит для возможного инкремента порядка при денормализации.

. М2 - комбинационная схема вычисления знака ответа. При том, что знак при делении восстанавливается, этот элемент введен для простановки знака при «критических» случаях деления, например, 0/0 или ∞/∞.

. Рг2_М, Рг1_М - 65 разрядные регистры для хранения мантисс операндов. В старший бит записывается знак операнда.

. ТЗн_М - триггер, который хранит знак делимого, полученного из Рг1_М. Сохраняет знак для выполнения коррекции после деления, так как знаковый разряд Рг1_М сдвинется в процессе деления.

. Рг1’_М - 65 разрядный регистр, «удлиняющий» делимое. До начала деления равен 0. В процессе деления в нем получается частное.

. Рг3_М - 65 разрядный регистр, хранящий сдвинутое значение Рг1’_М.

. РгА_М, РгБ_М, СМ_М, РгСМ_М - 65 разрядный сумматор с входными и выходным регистрами. На нем осуществляется сложение/вычитание в процессе деления.

. РгРез_ПЗ - 80 разрядный сдвиговый регистр, содержащий подсчитанное частное. Служит для возможной денормализации мантиссы.

. СчТ_М - 65 разрядный счетчик итераций при делении.

Блок АЛУ для выполнения команды JNA (блоки 14-17):

. РгА_СчК, РгБ_СчК, СМ_СчК, РгСМ_СчК - 31 разрядный сумматор с входными и выходным регистрами для вычисления нового адреса команды. РгА_СчК принимает значение текущей команды из СчК, РгБ_СчК - смещение, указанное в команде.

. КСХ - комбинационная схема для анализа флагов.

Расчет организации ОП:

Ширина выборки = 16 бит - разрядность РгИОП

= 31 - разрядность РгАОП.

Структурная схема микропроцессора представлена в Приложении 1.

2.3 Разработка микропрограммы

Программа в ЭВМ реализуется по средствам последовательного выполнения команд. Она состоит из следующих основных этапов:

выборка и дешифрация команд;

выборка операндов;

выполнение операции;

запись результата;

формирование адреса следующей команды.

. Блоки 1-8: выборка команды.

. Блоки 9-12, 18-25: дешифрация команды.

. Блоки 12-16: реализация команды JNA.

. Блоки 26-72: реализация команды IMUL:

Блоки 26-31: выбор первого операнда.

Блоки 33-40: выборка второго операнда из ОП.

Блок 41: подготовка перед умножением.

Блоки 42-51: выполнение алгоритма умножения в дополнительном коде.

Блоки 52-57: коррекция произведения.

Блоки 58-65: внализ произведения и вывод старшей части ответа в регистр DX.

Блоки 66-72: вывод младшей (всей) части произведения.

. Блок 73: инкремент счетчика команд.

. Блоки 74 - 161: выполнение команды FDIV:

Блоки 74-76: вычисление операнда ST(i).

Блоки 77-82: выборка первого операнда.

Блоки 83-91: выборка второго операнда.

Блок 92: загрузка операндов в регистры АЛУ.

Блоки 93-108: анализ особых случаев при делении.

Блоки 109-115: проверка условия ДМ<ДТ и коррекция в противном случае.

Блоки 116-119, 150: вычитание порядков и проверка переполнения.

Блоки 120-122: подготовка АЛУ для деления.

Блоки 123-135: выполнение алгоритма деления в дополнительном коде.

Блоки 136-145: коррекция частного.

Блоки 146-148: денормализация мантиссы.

Блоки 149-153: запись в регистр результата особого ответа в случае возникновения.

Блоки 154-161: вывод ответа в регистровый стек.

. Блок 162: конец алгоритма.

В таблице 1 приведен список микроопераций.

Таблица 1

Таблица 2

Функциональная микропрограмма микропроцессора представлена в Приложении 2.

3. Разработка управляющего автомата с жесткой логикой

.1 Синтез запоминающей части управляющего автомата

Синтез управляющего автомата реализуется с помощью автомата Мура и RS-триггеров.

Рис. 12 - Структурная схема автомата Мура

В автомате Мура (рис. 12) операторные вершины алгоритма ставятся в соответствие с состояниями автомата. Отметка состояний осуществляется следующим образом: начальная и конечная вершины отмечаются одинаково; каждая операторная вершина отмечается единственным символом. Зная количество состояний, можно определить количество запоминающих элементов (триггеров):

По отмеченным состояниям в микропрограмме составляется таблица переходов автомата, которая служит исходными данными для синтеза логических схем. Таблица переходов определяется следующими множествами:

множеством состояний автомата

множеством входных сигналов

множеством выходных сигналов

функциями возбуждения.

Закон функционирования автомата Мура:

Микропрограмма, помеченная состояниями автомата Мура, представлена в Приложении 2.

При кодировании состояний, могут возникнуть гонки. Для того, чтобы это избежать, воспользуемся методом соседнего кодирования.

Таблица переходов RS-триггера представлена в таблице 3. Таблица состояний на карте Карно приведена в таблице 4.

Таблица 3

Таблица 4

Состояния и их соответствующие коды представлены в таблице 5.

Таблица 5

3.2 Синтез комбинационной части управляющего автомата

На основе закодированных состояний и взятых, в качестве запоминающих элементов, RS-триггеров, составим прямую таблицу переходов (Таблица 6).

Таблица 6

Аналитические выражения для термов:

Аналитические выражения для функций возбуждения:

=T1+T17+a28+a45+a64+T34+T35+T36+a114=T2+T3+T4+T5+T6+T7+T8+T9+T10+T11+a10+a15+T22+T23+a37+a52+a56+a69+T43+T56+T57+T58+T59+T60+T61

S2=a2+a10+a12+a24+T19+T20+a52+a53+a61+a66+T42+T44+T45+T46+T47+T52+T54+a111

R2=a6+a18+T25+a44+a58+a63+T37+T38+T39+a72+a73+a74+a75+a78+a86+a91+T50+T51+T63+T65+a115

S3=a1+a5+a9+a17+a23+T24+a34+a41+a46+a51+a59+a65+T2/+T29+T30+T31+T38+a76+a82+a89+T62+T63+a110

R3=a3+T2+T3+T4+T5+T6+T7+T8+T9+T10+T11+T12+a14+a20+a25+a31+a39+a43+a44+a48+a54+a62+a67+a74+T40+a87+T46+T47+T48+T49+a103+a104+a106=a60=a116

R5=a3+T21+a85+a107+a108

S6=T13+a16+a21+T26+T27+a40+a70+T41+a80+T53+T55+a98+a99+a106

R6=a13+a19+a35+a36+a49+T28+a73+a77+a91+a93+a105+a112

S7=T13+T15+a8+a32+a47+a55+a68+a82+a88+T55+T59+T60+T61+a98+a105+a109

R7=a1+T16+T21+T22+T26+T27+a42+a50+a53+a57+T31+T32+T33+a81+a83+T49+T51+T52+a100+a107+a113

Аналитические выражения для функций выхода:

3.3 Разработка электрической принципиальной схемы

Работа схемы начинается с подачи на входы схемы входных сигналов (условий) Х1..Х45 с вилки ГРПМ1-45ШУ2(XP1), а также их противоположных значений. Инвертирование происходит на микросхемах ТТЛ-типа КР1533ЛН1[DD1-DD8]. На розетку МРН4-1(XP2) подаются сигналы ТИ, сброса, а так же питание и земля.

Далее происходит вычисление значений термов на микросхемах КР1533ЛИ1[DD9, DD12, DD22, DD25, DD37, DD40, DD41, DD45], КР1533ЛИ3[DD10, DD23, DD24, DD38, DD39], КР1533ЛН1[DD8, DD17, DD27, DD34, DD44], КР1533ЛА1[DD11, DD13, DD14, DD36, DD42, DD43] и КР1533ЛА2[DD15, DD16, DD18-DD21, DD26, DD28-DD33, DD35].

Затем, на основе полученных термов, вычисляем значения функций возбуждения триггеров S1-S7, R1-R7 на микросхемах КР1533ЛН1[DD44], КР531ЛЕ7[DD46, DD48-DD50, DD52, DD53, DD55, DD56, DD58, DD59, DD61, DD64, DD66, DD69, DD71, DD73], КР1533ЛА1[DD54, DD70], КР1533ЛА2[DD51, DD54, DD57, DD60, DD65, DD74], КР1533ЛА3[DD47], которые подаются на входы триггеров КР1533ТР2 [DD79, DD80].

После этого производится кодирование состояний на дешифраторах. Старшие разряды кода подаются на основной дешифратор (КР1533ИД7 [DD81]), выходы которого разрешают работу нескольких дополнительных дешифраторов (КР1533ИД3 [DD75-DD78, DD82-DD85]). На объединенные входы этих дополнительных дешифраторов подаются младшие разряды входного кода. Используя одну микросхему дешифратор (1) и 8 микросхем дешифраторов (2-9), получаем один дешифратор на 128 выходов.

Благодаря каскадному способу построения дешифратора, получили исходные состояния автомата а0..а116 путем подачи на входы дешифраторов функций возбуждения 51..58.

Управляющие сигналы y1..y117 получаем на микросхемах КР1533ЛН1[DD95-DD104], КР1533ЛА1[DD92], КР1533ЛА3[DD47, DD86, DD89-DD91, DD93, DD94], КР1533ЛА4[DD87, DD88]. Сигналы y1..y117 снимаются со схемы с вилки ГРПМ1У-122ГО2[XP3].

Для шунтирования питания введены блокировочные конденсаторы. Электролитический конденсатор C1 емкостью 10 мкФ служит для фильтрации низкочастотных колебаний, а керамический конденсатор С2 емкостью 680 нФ для фильтрации высокочастотных колебаний.

Принципиальная электрическая схема представлена в Приложении 3.

4. Разработка управляющего автомата с программируемой логикой

.1 Составление карты прошивки УП

Основной частью управляющего автомата с программируемой логикой является управляющая память, в которой хранятся закодированная микропрограмма. Существуют различные способы адресации микроопераций, хранимых в УП. В данном случае используется естественная адресация с двумя адресами. Способ кодирования операционной части - вертикальный. Операционная часть содержит либо код микрооперации, либо адрес перехода при выполнении условия. За тип микрокоманды отвечает специальный бит (равен одному - адресный формат). При невыполнении условия выполняется следующая по порядку в УП микрокоманда. Фрагмент схемы программируемого автомата с естественной адресацией приведен на рисунке 13.

Рис. 13 - Автомат с естественной адресацией

Количество разрядов операционной части:. Количество разрядов адресной части : .

Структура микрокоманды представлена на рисунке 14.

Рис. 14 - Структура микрокоманды

Кодирование условий представлено в таблице 7, кодирование микроопераций - в таблице 8, карта прошивки управляющей памяти представлена в таблице 9.

Таблица 7

Таблица 8

Таблица 9