|
Сложение
|
|
0+0= 0
|
|
0+1= 1
|
|
1+0= 1
|
|
1+1=10
|
Пример: 5+2=101+010
1
010
111 - окончательная сумма
2.
Описание алгоритма работы устройства
В данной курсовой работе необходимо разработать
арифметическое устройство, отвечающее определённым требованиям.
Вышеупомянутое устройство должно выполнять послебовательно
действия, представленные на схеме:
Рис. 2 Описание алгоритма работы
Схема состоит из блоков сложения, блока выбора операций. Блок
сложения
А иВпредставляет собой многоразрядный сумматор. На его входы
подаются значения А, В.
Для того, чтобы получить окончательное число, используется
компоратор.
На его информационные входы подаётся результат, полученный на
выходе сумматора, который будет считать количество нулей числа А и В.
На вход мультиплексора будет подаваться 3 разряда. Затем на
соответствующий сумматор параллельно подаются разряды чисел А и В. На выходе мультиплексора
определяю данные какого сумматора (+ или -) являются результатом операции.
3.
Составление и минимизация комбинационных схем
Составление
комбинационной схемы регистра
Регистры - самые распространённые узлы ЭВМ. Они состоят из
разрядных схем, число которых соответствует разрядности обрабатываемых слов. В
каждом разряде имеются триггер (иногда и не один) и чаще всего логические
элементы.
Регистры выполняют ряд микроопераций над словами. Нам
понадобятся три основных группы микроопераций: приём слова (которое будет
храниться в регистре, пока не появится команда на их смену), выдача слова и
сдвиг слов в разрядной сетке.
Первые две группы операций могут выполнять статические
регистры, а вот сдвиг кода в разрядной сетке в нашем случае будут выполнять регистрысдвига
(им, впрочем, подвластны все виды микроопераций над словами).
Параллельные регистры будут построены на триггерах типа D.
Такой триггер имеет вид:
Где D - информационный вход триггера, С - разрешение на запись
(управляющий сигнал), Q и 
- прямой и инверсный выходы. Информация,
пришедшая в триггер по входу Dпараллельная
запись информации происходит синхронно, по положительному значению тактового
импульса.
Вывод информации из регистра осуществляется через прямые выходы
соответствующих триггеров.
То статический n-разрядный
регистр имеет вид:
Универсальные регистры так же будут построены на D-триггерах,
однако там каждая ячейка содержит два D-триггера и логические элементы, с
помощью которых регистр будет принимать либо режим параллельного, либо
сдвигающего.
4.
Представление основных элементов в требуемом базисе
По условию курсового проекта нужно разработать комбинационную
схемув базисе импликации, логический 0, т.е. все элементы в комбинационной
схеме должны быть выражены через элементдизьюнкцию.
Рис. 4.1 Графическое представление импликации
F=x→y
Это соотношение позволяет перейти от любого выражения в
булевой алгебре к соответствующему выражению в базисе импликации, логический 0.
Так же можно выразить коньюнкцию и дизъюнкциюи отрицание.
F=x→y~¬x˅y~¬(x ˄¬y)~
Исходя из этого, можно получить любые логические булевые
функции.
5.
Составление комбинационной схемы одноразрядного сумматора
Одноразрядным сумматором называется устройство,
предназначенное для сложения двух одноразрядных двоичных чисел, которое имеет
три входа и два выхода. Оно формирует из сигналов входных слагаемых и сигнала
переноса из младших разрядов сигналы суммы и переноса в старший разряд.
Уравнения работы имеют вид:
=ab∨bc∨ac=
∨
∨
=
=
=((a→(b→0))→((b→(c→0))→0))←(a→(c→0))
УГО одноразрядного сумматора выглядит следующим образом:
6.
Работа сумматора и компоратора
Допустим, что число А = 1410 = 000 001 1102,
а число В = 1210 = 000 001 1002.
Выставляем управляющий сигнал C. Если он равен 1, то
выполняется операция суммирования, если 0 - вычитания. Примем С=1.
На элементы «и-не» поразрядно поступают наши входные значения
и управляющий сигнал С, затем они инвертируются (так реализуется операция
логического «и»). Для блока вычитания сигнал С инверсен. Получаем:
А(+) 000 001 110 &111 111 111 = 000 001 110
В(+) 000 001 100 & 111 111 111 = 000 001 100
А(-) 000 001 110 & 000 000 000
= 000 000 000
В(-) 000 001 100 & 000 000 000 = 000 000 000
Таким образом, на сумматоры вычисляющие разность А и В
подаются нули, а на сумматоры вычисляющие сумму А и В-числа А и В. Таким
образомна выходе сумматоров получаются следующие значения:
SM(-) 000 000 000
000 000
000 000
SM(+) 000 001 110
001 100
011 010
Полученные выходные данные SM(-) иSM(+) подаются на
устройство, выполняющее функцию логического «или». Получаем:
000 000
или 000 011 010 = 000 011 010
Это значение является ответом и записывается в выходные
регистры по приходу отрицательного перепада синхросигнала, задержанного на
время выполнения операции.
Удостоверимся в корректности вычислений
+12 = 26
D = 000 011
0102 = 3*8 + 2 = 2610
Вычисления произведены корректно.
Рассмотрим теперь случай когда С=0, т.е. вычтем из 14 12.
На элементы «и-не» поразрядно поступают наши входные значения
и управляющий сигнал С, затем они инвертируются (так реализуется операция
логического «и»). Для блока вычитания сигнал С инверсен. Получаем:
А(+) 000 001 110 &000 000 000 = 000 000 000
В(+) 000 001 100 & 000 000 000 = 000 000 000
А(-) 000 001 110 &111 111 111= 000 001 110
В(-) 000 001 100 & 111 111 111 = 000 001 100
Затем число В переводим в дополнительный код. Для этого мы
его инвертируем и добавляем к нему 1 при сложении с А.
Винв.=1 110 011
Таким образом, на сумматоры вычисляющие сумму А и В подаются
нули, а на сумматоры вычисляющие разность А и В-число А и инвертированное число
В+1. Таким образомна выходе сумматоров получаются следующие значения:
SM(-) 000 001 110
110 011
000 001
000 000 010
SM(+) 000 000 000
000 000
000 000
Так как при вычитании старший разряд переноса не учитывается,
то результатом суммирования SM(-) будет число 000 000 010. Полученные выходные
данные SM(-) иSM(+) подаются на устройство, выполняющее функцию логического «или».
Получаем:
000 010
или 000 000 000 = 000 000 010
Это значение является ответом и записывается в выходные
регистры поприходу отрицательного перепада синхросигнала STROBE, задержанного на время
выполнения операции.
Удостоверимся в корректности вычислений
-12 = 2
D = 000 000
0102 = 210
Вычисления произведены корректно.
7.
Описание работы компоратора
Компоратор - сравнивающее устройство. В данной схеме
компоратор применяется для опеределения знака операции. В случае, если
количество нулей числа А кратно количеству нулей числа В, то знаком операции
будет плюс, или 1 на управляющий сигнал. Поскольку в числах А и В всего 4
регистра, то значения количества нулей могут варьироваться в предеолах 0..4(10)
или же 000..100(2). Таким образом можно составить логическое
уравнение, для дальнейшей реализации компоратора:
|
A\B
|
000
|
001
|
010
|
011
|
100
|
101
|
110
|
111
|
|
000
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
|
001
|
0
|
1
|
0
|
0
|
0
|
0
|
0
|
|
010
|
0
|
1
|
1
|
0
|
0
|
0
|
0
|
0
|
|
011
|
0
|
1
|
0
|
1
|
0
|
0
|
0
|
0
|
|
100
|
0
|
1
|
1
|
0
|
1
|
0
|
0
|
0
|
|
101
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
|
110
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
|
111
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
Попробуем упростить выражение, и используем карты Карно:
|
A\B
|
000
|
001
|
011
|
010
|
110
|
111
|
101
|
100
|
|
000
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
|
001
|
0
|
1
|
0
|
0
|
0
|
0
|
0
|
0
|
|
011
|
0
|
1
|
1
|
0
|
0
|
0
|
0
|
0
|
|
010
|
0
|
1
|
0
|
1
|
0
|
0
|
0
|
0
|
|
110
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
|
111
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
|
101
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
|
100
|
0
|
1
|
0
|
1
|
0
|
0
|
0
|
1
|
Условное обозначение:
9.
Описание работы блока перевода в код Грея
Коды Грея легко получаются из двоичных чисел путём побитовой
операции «Исключающее ИЛИ» с тем же числом, сдвинутым вправо на один бит.
Следовательно, i-й бит кода Грея Gi выражается через биты двоичного кода Bi
следующим образом:
где - операция «исключающее ИЛИ» или же «сумма по модулю 2»;
биты нумеруются справа налево, начиная с младшего.
Так же можно выделить следующие правила:
1. самая старшая значащая цифра (единица)
числа в коде Грея совпадает с самой старшей значащей цифрой этого же числа в
двоичном коде;
. цифра в любом другом, более младшем
разряде числа в коде Грея:
а) совпадает с соответствующей цифрой
числа в двоичном коде, если слева от данной цифры в коде Грея имеется четное
количество единиц;
б) совпадает с отрицанием соответствующей
цифры в двоичном коде, если слева от данной цифры в коде Грея имеется нечетное
количество, единиц
Код Грея является кодом с обменом
единицей, т.е. при последовательном переходе от одной цифры этого кода к другой
всегда изменяется только один из двоичных разрядов.
Поробуем реализовать перевод обычного двоичного чила в число,
представленным кодом Грея.
Возьмем двоичное число 11002. Попробуем перевести
его:
G0 = A0
A1 = 01
= A1 A2 = 12 = A2 A3 = 03
= A30 = 1
Сверимся с приведенной таблицей выше и увидем, что все
работает, число 1100 соответствует числу 1010 представленному в коде Грея.
10.
Временная диаграмма
На временной диаграмме будет изображается: куда и в какое
время подается сигнал, в нашем случае эти сигналы можно назвать управляющими.
Длительность сигнального импульса определяется максимальным временем
прохождения сигнала между любыми элементами памяти.
Временная диаграмма работы АЛУ.
. 1й такт - запись в регистры RG (1 - 2)
2. 2-3й такт - увеличение коэффициента А и В, а также
обработка значений компоратором.
3. 4й такт - запись в регистры RG (3-4).
. 5й такт - Суммирование и Разность А и В.
. 6й такт - Запись в регистр RG(5).
Первый импульс предназначен для регистров 1-2. На них
посылается только перывй импульс.
(0001).
F = 01000000.
Получим функцию 
Далее, мы получим нечто подобное:
В целом схема линейна и все последющие функции получаться
аналогичными.
F = 00100000.
Получим функцию
F = 00010000.
Получим функцию 
F = 00001000.
Получим функцию 
F = 00000100.
Получим функцию 
Заключение
компаратор комбинационный сумматор
В ходе выполнения курсового проекта была построена схема
устройства для вычисления функции F = 11A± 5B.
В данной работе были разработаны схемы устройств, входящих в
состав АЛУ: сумматоров, триггеров, регистров. Все элементы были расписаны в
базисе импликации, логический 0.
Данное устройство может использоваться в различных применениях,
где требуется выполнение заданной операции.
Список
использованной литературы
1.
Проектирование
цифровых систем на комплектах микропрограммируемых БИС. Под редакцией В.Г.
Колесникова.
2.
Сергеев
Н.П., Вашкевич Н.П. Основы вычислительной техники. - М.: Высшая школа.
3.
Угрюмов
Е.П. Проектирование элементов и узлов ЭВМ.
4.
Фистер
М. Логическое проектирование цифровых вычислительных машин.
5.
Каган
Б.М. «Электронные вычислительные машины и системы» / Б.М. Каган - М.: Радио и
связь, 1992, - 422 с.
6.
Нешумова
К.А. «Электронные вычислительные машины и системы» - М.: Высш.шк., 1989.-366 с.
7.
Стрыгин
В.В., Щарев Л.С «Основы вычислительной, микропроцессорной техники
программирования» - М.: Высш.шк., 1989. -479с