Проектирование в среде 'MAX+Plus II'

Проектирование в среде 'MAX+Plus II'

СОДЕРЖАНИЕ

ЗАДАНИЕ

.        Анализ исходной схемы

.        Анализ работы исходной схемы

.        Внесение изменений в исходную схему

.1       Изменение адресов регистров RA, RB, регистра дискретных входов RSA и результата логической функции Y

.2       Добавление функции блокировки

Выводы

Использованная литература

ЗАДАНИЕ

Необходимо, используя САПР «Max+Plus II», изучить исходную схему, а затем доработать её в соответствии с заданным вариантом, отладить и провести моделирование процессов, происходящих в схеме.

Исходная схема представлена на рисунке 1.

Рисунок 1 - Исходная схема

Изменения, которые следует ввести в схему, представлены в таблице 1.

Таблица 1. Необходимые изменения в схеме.

1.  Анализ исходной схемы

Рассмотрим работу исходной схемы. Для этого сначала рассмотрим работу каждого устройства по отдельности.

Устройство 74377, внешний вид представлен на рисунке 2.

Рисунок 2 - Устройство 74377

Данное устройство представляет собой регистр-защёлку с восьмиразрядной шиной входных данных (D[7..0]), восьмиразрядной шиной выходных данных (Q[7..0]), входом EN для выбора управляемой микросхемы и входом CLK, который по переднему фронту подаваемого сигнала копирует («защёлкивает») данные с входной шины в выходную. Вход EN осуществляет блокировку сигнала CLK и не позволяет сохранить регистру входное значение. Активное значение для входа EN (выбрать регистр текущим) является логический «0», то есть, подав «1» на вход EN, мы блокируем запись в регистр.

Устройство 74154, внешний вид представлен на рисунке 3.

Рисунок 3 - Устройство 74154

Данное устройство представляет собой дешифратор с четырёхразрядной шиной адреса и максимальными шестнадцатью управляемыми выходами. Подав на вход определённый адрес (от 0b0000 до 0b1111), получим активное логическое значение управляемого выхода, номер которого соответствует адресу. Активное выходное значение для данного устройства это логический «0», что удобно, так как управлять будем описанным выше устройством 74377, а вход EN у него имеет как раз активное значение - «0». Также имеются два входа G1N и G2N, предназначенные для отключения микросхемы на время. Подав логическую «1» на данный вход мы отключим микросхему, и все управляемые выходы примут неактивное состояние. Это также удобно, так как нет необходимости переключать дешифратор на адрес с «висящим» управляющим выходом для отмены выбора текущего выбранного устройства.

Логические элементы: 2ИЛИ-НЕ, 2ИЛИ и НЕ, представлены на рисунке 4.

Рисунок 4 - Элементы 2ИЛИ-НЕ, 2ИЛИ и НЕ (слева - направо)

Возможные логические состояния на входах и выходах элементов представлены в таблице 2.

Таблица 2. Таблица состояний логических элементов

Буфер с тремя состояниями представлен на рисунке 5.

Рисунок 5 - Буфер с тремя состояниями

Данный элемент представляет собой устройство, формирующее на выходе такое же логическое значение, что и на входе при подаче на управляющий вход (на рисунке - сверху) логического значения «1». При логическом «0» на управляющем входе на выходе формируется третье состояние «Z-состояние», когда выход имеет бесконечно большое выходное сопротивление. Это позволит подключить к шине несколько устройств - «мастеров».

Элементы ввода-вывода.

Данные элементы позволяют задать входные и выходные шины всей схемы. САПР, формируя конечное устройство, задаёт в соответствие каждому из элементов ввода/вывода требуемое количество реальных ножек ПЛИС.

2.  Анализ работы исходной схемы

:

A[3..0] - шина адреса

D[7..0] - шина данных, записываемых в устройство

CS - разрешение активности устройства (активный уровень - низкий, логический «0»)

WR - строб операции записи данных в устройство (по переходу уровня из логического «0» в логическую «1»)

RD - разрешение чтения данных из устройства (при логическом «0»)

Output:

Q[7..0] - шина данных, читаемых из устройства

Работа схемы проиллюстрирована на рисунке 6.

Рисунок 6 - Осциллограмма работы исходной схемы

Операция 1 - запись данных в регистр RA (адрес 0)

Сигнал разрешения активности CS уходит в логический «0», выставляются данные для записи D[7..0] = 8, сигнал WR уходит в логический «0» и по его стробу при переходе в логическую «1» данные, в соответствии с адресом и схемой подключения, записываются в регистр RA.

Операция 2 - запись данных в регистр RB (адрес 1).

Операция 3 - чтение данных по адресу 2.

3.   Внесение изменений в исходную схему

3.1 Изменение адресов регистров RA, RB, регистра дискретных входов RSA и результата логической функции Y

Необходимо задать для регистра RA адрес 13, для регистра RB адрес 14, для регистра RSA адрес 15 и для результата логической функции Y адрес 8. Для этого изменим подписи на входах EN регистров и входах элементов 2ИЛИ-НЕ.

По заданию необходимо реализовать логическую функцию

 = (RA или не SA) + RB.

Новая функция имеет операцию суммирования, что потребует применения сумматора.

Числа RA, RB и SA, над которыми и проводится операция вычисления результата функции Y, примем положительными, так как в задании не упоминается наличие старшего знакового бита у исходных значений. Это значит, что результирующее число Y может иметь пределы от 0 (RA = 0, SA = 0, RB = 0) до 510 (RA = 255, SA = 255, RB = 255). С учётом этого применим для выполнения данной логической операции 9-разрядный сумматор.

Полученная схема вычисления результата функции Y представлена на рисунке 7. Рассмотрим подробнее работу схемы в целом.

Рисунок 7 - Схема вычисления результата функции Y

На первый вход сумматора подаётся результат вычисления с помощью элемента NOR2 значения (RA или SA), на второй - значение RB. На выходе получаем 9-ти разрядное значение. При выводе результатов мы отдельно выводим 9-ый бит для того, чтобы не повышать разрядность выходной шины.

Осциллограмма работы схемы представлена на рисунке 8:

Рисунок 8 - Осциллограмма работы устройства

Операция 1 - запись данных в регистр RSA (адрес 15)

Сигнал разрешения активности CS уходит в лог. «0», выставляются данные для записи SA[7..0] = 20, сигнал RD уходит в лог. «1» и по его стробу при переходе в лог. «0» данные, в соответствии с адресом и схемой подключения, записываются в регистр RSA.

Операция 2 - запись данных в регистр RA (адрес 13).

Операция 3 - запись данных в регистр RB (адрес 14).

Операция 4 - чтение данных по адресу 8.

Операция 5 - запись новых данных в регистр RA (адрес 13).

Операция 6 - чтение новых данных по адресу 8.

Проверка правильности вычисления значения функции Y (Q) для операции 4:

SA10 = 7; RA10 = 21; RB10 = 24;= 111; RA2 = 10101;2 ИЛИ НЕ SA2 =НЕ (RA2 ИЛИ SA2 )= 111010002 = 232;

(RA10 или не SA10) + RB10 = 256.

3.2 Добавление функции блокировки

По заданию необходимо блокировать запись RA при выполнении условия (RB = 3).

Блокировку выполним с применением логического элемента ИЛИ. На один вход подадим сигнал разрешения записи данных из устройства (WR), а на второй - сигнал от компаратора. Причём компаратор должен выдавать логический «0» при невыполнении блокирующего условия и логическую «1» - при выполнении.

Внешний вид полученной схемы представлен на рисунке 9.

дешифратор регистр блокировка логический

Рисунок 9 - Блокировка записи RA при RB =3

Осциллограмма реализации функции блокировки представлена на рисунке 10.

Из осциллограммы видно, что до тех пор, пока в регистр RB данных записано число 3, не удаётся записать значение RA. Выходной сигнал Q принимает значение 235.

Выводы

В ходе выполнения данной работы были изучены базовые принципы построения и работы программируемых логических интегральных схем (ПЛИС). В качестве примера рассматривались ПЛИС фирмы Altera. Исследование проводилось с применением САПР Max+Plus II, которая позволяет синтезировать схему для ПЛИС, отладить её и смоделировать работу системы.

В результате работы научились строить в графическом редакторе цифровые схемы для ПЛИС, проводить моделирование процессов, происходящих в элементах схемы, и изучили способы выполнения различных логических и арифметических операций для ПЛИС с применением возможностей САПР Max+Plus II.

Использованная литература

1.       Конспект лекций.

.        Антонов А.П. Язык описания цифровых устройств AlteraHDL. М., 2001.