Сложение:
КОП - 00000
R1← (R1)+ОЗУ[Аисп]
[Аисп]= (Rb) +(Rx)+D
Поле R1 определяет номер регистра РОН, в
который сохраняется адрес результата.
Поле Rb хранит адрес
первого операнда.
Поле Rx хранит адрес
второго операнда.
Поле D хранит константу смещения.
Команды формата RX.
Для формата RX проверяются на нуль
поля Rb и Rx, в случае равенства нулю на РА пересылается
значение поля D и Аисп будет сформирован.
В случае Rb =0, то на
Р2ИАЛУ засылается операнд из РОН, адрес которого указан по полю Rx в РK производится
сложение данного регистра и смещения D - получаем Аисп в РР.
В случае Rx =0, то на Р1ИАЛУ засылается операнд из РОН, адрес которого указан
по полю Rb в РK производится сложение данного регистра и смещения D -
получаем Аисп в РР.
В случае Rb¹0 и Rx¹0, то
на Р1ИАЛУ заносится значение РОН, адрес которого берется из поля Rb,
а на Р2ИАЛУ заносится значение РОН, адрес которого берется по полю Rx.
В РР суммируются содержимое регистров со значением поля D, таким образом,
получаем Аисп.
После формирования исполнительного
адреса, данные для выполнения операции выдаются на шины, а затем заносятся в
соответствующие регистры АЛУ.
Выполняется сложение содержимого
регистров АЛУ с записью результата в РР. Результат выдается на шину и затем
заносится в соответствующий РОН.
Исходя из этого построим
содержательный граф (рис. 1), список логических условий (таб. 1) и
микроопераций (таб. 2).
Таблица 1
Логическое условие
|
Х
|
Чтение ОЗУ выполнено
|
1
|
Декодирование КОП
|
2
|
Поле Rb РК равно 0
|
3
|
Поле Rx РК равно 0
|
4
|
Исполнительный адрес рассчитан
|
5
|
Таблица 2
Микрооперации
|
Y
|
РАОЗУ:=СчАК
|
1
|
Чтение ОЗУ
|
2
|
РК:=РДОЗУ, СчАК:=СчАК+1
|
3
|
Запись РОН
|
4
|
Чтение РОН
|
5
|
Р2иалу:=РОН [РК(Rx)], Р1иалу:=РК(D)
|
6
|
Р1иалу:=РОН [РК(Rb)], Р2иалу:=РК(D)
|
7
|
Р1иалу:=РОН [РК(Rb)], Р2иалу:=
РОН [РК(Rx)]
|
8
|
СчАК:=РРиалу
|
9
|
РРаилу:=РОН [РК(R1)]
|
10
|
Р1иалу:=РОН [РК(D)],
Р2иалу:=РРиалу
|
11
|
2. Задача 2
Выполнить синтез самопроверяемой
схемы встроенного контроля для комбинационной схемы.
Одноразрядный полный двоичный
сумматор.
Одноразрядный полный двоичный
сумматор осуществляет операцию суммирования 2х n-разрядных чисел
X=(x (n-1)., x0) и Y=(y (n-1)., y0).
Таблица истинности
№
|
xi
|
yi
|
с (i-1)
|
Si
|
Ci
|
0
|
0
|
0
|
0
|
0
|
0
|
1
|
0
|
0
|
1
|
1
|
0
|
2
|
0
|
1
|
0
|
1
|
0
|
3
|
0
|
1
|
1
|
0
|
1
|
4
|
1
|
0
|
0
|
1
|
0
|
5
|
1
|
0
|
1
|
0
|
1
|
6
|
1
|
1
|
0
|
0
|
1
|
7
|
1
|
1
|
1
|
1
|
1
|
xi, yi - одноименные двоичные
разряды чисел x и y, c (i-1) - перенос из предыдущего разряда, Si - частичная сумма по модулю два и Ci - перенос в следующий разряд.
Запишем функции ДНФ для Si, Ci:
Воспользуемся картами Карно для
минимизации данных функций.
Получим:
=xi·yi·c (i-1)٧ xi·yi·c (i-1)٧ xi·yi·c (i-1)٧ xi·yi·c (i-1)=xi·yi٧ xi·c
(i-1) ٧yi·c (i-1)
Для сокращения аппаратной сложности
схемы используем уже полученное значение Ci в качестве
вспомогательного аргумента при вычислении Si.
Из таблицы истинности видно, _ что
во всех строчках, кроме первой и последней, Si = Ci.
Чтобы сделать формулу справедливой
также в первой и последней строчках, нужно убрать единицу в строчке нулевых
входных величин и добавить единицу в строчку единичных входных величин.
Для осуществления контроля суммы к
системе добавляется дополнительная функция Sk=xi + yi + c (i-1), для контроля переноса функция Ck= xi·yi ٧c (i-1)·(xi + yi), которые воспроизводятся на индивидуальных элементах. Затем входные
величины свертываются по модулю 2, и результат сравнивается с дополнительной
функцией. Если число входных сигналов, принявших значение лог. 1, четное, то
выходной сигнал сумматора по mod2 будет равен лог. 0, т.е. имеет неактивное состояние, - четность не
нарушена (схема контроля четности).
Если четность веса комбинации
изменилась, фиксируется ошибка операции.
команда операционный обработка
индексирование
Литература
1. М. Гук «Аппаратные средства IBM PC. Энциклопедия, 2-е
изд.-СПб.: Питер, 2003
3. Каган Б.М. Электронные вычислительные машины и системы: Учеб.
Пособие для вузов. - 3-е изд., перераб. и доп. - М.: Энергоатомиздат, 1991. -
592 с.